2026.10.10 | AC | ASIC | Google TPU V9: Supply Chain & EMIB

摘要

• 谷歌TPU V9研发进展及供应商合作情况;
• TPU V9芯片设计、性能及量产交付挑战;
• TPU供应商格局及分工情况；
• AI芯片先进封装与供应链瓶颈。

以下是专家观点：

Chris：联发科在 TPU 的最近进展如何？

专家：谷歌从今年（2026年）开始引入联发科作为合作伙伴。实际上，TPU V9以及许多TPU的设计都面临诸多挑战。据了解，这颗芯片在开发过程中难度很大。公司协助谷歌从第一代做到第八代，尤其进入到V8、V9阶段，遇到几个主要挑战：首先是功耗问题。除了性能，还要兼顾芯片尺寸。进入V9后，芯片的工作频率和时钟较上一代有显著提升。如何在3纳米或2纳米节点上保证热管理和信号完整性，以及控制芯片设计的流片面积，都是难点。TPU芯片的功耗通常达到数百瓦，甚至接近1千瓦。在这种功率下，必须保证芯片不会过热，并且在发热时性能不会大幅下降。联发科在设计能力方面，与博通和Marvell相比仍存在一定差距。此外，了解到在芯片测试过程中，单位算力的能效未达到谷歌的预期。对于算力芯片来说，能效是关键指标，即每计算一个Token的能效。数据中心部署百万级TPU时，最终用电量以及能转化为算力的比例非常重要。算力效率和能效是衡量算力中心的重要指标，因为用电量紧张且是数据中心的主要成本。对于谷歌而言，当算力效率和能效不高时，算力池部署会导致集群成本压力。这是谷歌比较担心的方面，还需要进一步提升。此外，TPU芯片采用高速IO接口，包含大量SerDes，例如TPU V9通常使用224G的SerDes IP。联发科的相关积累主要来自并购和IP授权，其SerDes IP在性能、高存储、时延以及误码率表现方面还不够稳定，这是另一个问题。谷歌大量采用光交换（OCS），与OCS对接时，网络端口的稳定性、适配性以及调试周期都非常重要。光交换接口也存在不少挑战。还注意到封装端的问题，协调台积电产能尤为关键。目前CoWoS产能非常紧张，博通拿到的也很有限，CoWoS产能基本上60%以上被英伟达占据。从后端封装、交付到与HBM的对接，都面临供应链协调难题。

Chris：关于封装、流片这一侧，有没有听说良率上有一些问题？

专家：良率是一个综合性问题。如果芯片设计过热，或者设计的可制造性、可实现性较差，也会影响台积流片的良率。芯片完成后，还要考虑电磁干扰和压降。由于这类芯片通常在高频下运行，这些因素最终都会影响台积电的生产加工良率。

Chris：那现在谷歌是怎么看待联发科在设计、封装端遇到的这些问题的？会有 Plan B 吗？或者这些问题会影响到 TPU V9 的供应商份额情况吗？

专家：最终会影响整个交付进度。谷歌选择联发科，主要希望其能在低成本推理芯片端有更多参与，帮助降低整体成本。作为新的设计方案，前期需要大量优化，逐步提升设计能力和适配性，更好地理解谷歌需求。博通与谷歌合作多年，设计要求和标准都很高。联发科此前主要做消费电子产品，即便是手机通讯也偏消费级，而数据中心级别的设计对技术指标要求远高于消费级3C产品。对于联发科来说，这是一个挑战。谷歌采用联发科，主要看重其成本控制能力和设计灵活性上的优势。联发科需要逐步提升设计适配性，适应现有网络架构和算力结构。

Chris：Marvell有没有可能进入到TPU芯片设计？

专家：谷歌目前选了三家进行整体设计。博通在SerDes和高速IO方面非常强，因此谷歌的高端、大模型训练或先进架构主要由博通负责。同时，推理端的成本竞争激烈，大家都需要关注每个token的成本，以及如何批量生产推理芯片。谷歌选择Marvell，是因为Marvell曾为Groq设计过LPU芯片，该LPU现被英伟达采用，用于推理架构。LPU主要负责内存存储读取，具备极低延迟。推理TPU则负责解析token。两颗芯片分工后，GPU无需大量HBM，降低了成本。通过LPU的低延迟结构，推理延迟大幅降低，响应效率和速度提升。这种结构未来可能成为主流，两颗芯片配合，整体成本低于单独一颗芯片。谷歌采用Marvell设计芯片，希望其成本控制在1000美金以下，同时TPU减少大量HBM，延迟和成本都能大幅下降。如果采用Marvell加推理TPU架构，整体推理成本可控制在4000美金，未来规模量产时甚至可降至2500美金以内。未来推理芯片会越来越小，大量存储放在外部内存池共享，通过CXL或谷歌自有OCS互联实现。这是Marvell的定位，因为其在CXL、共享内存池、LPU、MPU架构上有独特设计能力。联发科被选中，主要因其作为台湾公司与台积电合作紧密，且设计开发成本远低于Marvell。谷歌推理芯片选择联发科，另一个原因是过去十年谷歌设计团队不断成长，目前芯片ASIC设计团队接近1000人，能完成大部分前端设计。早期博通为谷歌开发的IP，现在谷歌都能独立完成，加上博通的SerDes IP。谷歌能很好地控制成本，因为前端设计是成本最高、最费时的部分。利用联发科的后端集成能力和芯片级封装集成能力，在台积电流片，可以将芯片设计开发和生产制造成本降到最低。谷歌选择这三家公司，定位各不相同。既要保持最先进架构的领先，又要针对推理市场做低成本、规模化方案，同时保证先进架构有足够包容性，使其架构在各方面紧跟英伟达，甚至在低功耗或整体算力成本上优于英伟达方案。谷歌在芯片合作伙伴选择上，既注重技术领先，也关注成本控制和供应链协同。通过多家供应商的协作，谷歌能够兼顾高端算力需求和推理端的成本竞争，确保其在数据中心和推理市场的持续竞争力。

关于Marvell未来是否会参与TPU推理芯片的开发，目前还很难下定论。从谷歌的选择来看，联发科在开发成本、设计和制造成本方面，相较于博通和Marvell，具有独特的优势。因此，谷歌选择联发科是经过深思熟虑的。如果未来联发科在V9或其他项目中无法满足谷歌的需求，谷歌可能会考虑其他厂商，或者选择能够更好实现后端的合作伙伴，也有可能重新选择Marvell或博通。开发如此复杂的芯片并非易事，需要时间进行迭代和优化，最终实现良率和性能的提升。大家常说的PPAC，即功耗、性能、面积和成本，这四个指标都需要兼顾，只有具备全面设计能力的公司才能胜任。这个过程需要时间，最终主要取决于谷歌的耐心以及联发科能否在短期内补齐自身的短板。

Chris：谷歌有没有采取措施或行动，确保TPU V9能够及时交付？比如是否尝试引入新的供应商？

专家：目前TPU V9计划在明年（2027年）下半年交付，确实存在一些瓶颈和问题，包括功耗、设计性能以及整体的其他挑战。这些问题部分可以通过谷歌、联发科与台积电的协调来解决，例如台积电会投入更多人力，协助解决封装工艺和设计工艺的匹配问题。联发科也会针对自身的功耗和设计潜在问题进行排查和解决。此外，不排除他们会引入外部专家顾问协助解决问题。无论是联发科、Marvell还是博通，在这方面的设计能力都是具备的。只是对于联发科来说，首次接触如此复杂的芯片且设计周期紧张，确实是很大的挑战。但整体来看，这样的设计和交付并非不可能，有很大概率能够完成。推理芯片的设计虽然没有那么复杂，但由于算力芯片设计环境对功耗、端口速度和延迟等要求不断提升，实际设计工作面临更大挑战。

Chris：联发科做TPU V9推理芯片时，采用的是台积电的CoWoS还是英特尔的EMIB？

专家：目前谷歌主要在评估两种封装方案。从去年（2025年）开始，谷歌已经在评估英特尔的EMIB。但英特尔EMIB的良率尚未达到联发科、英伟达、中芯国际和台积电的水平。至于是博通还是联发科的设计，目前尚未确定。谷歌已经在英特尔进行试流片，通过实验芯片测试EMIB封装。此前，英特尔主要将EMIB用于自家CPU，这是首次为外部客户采用如此先进的封装，因此需要时间进行磨合和优化。TPU与CPU在架构、热均匀性、性能和布局等方面存在差异，对英特尔来说也是新的挑战，需要不断学习和调整。英特尔在这方面的经验相对台积电较少，过去主要服务自身CPU芯片，很少承接外部订单。随着谷歌的加入，未来可能会有更多客户采用英特尔的EMIB先进封装。但目前英特尔尚未实现规模化量产，尚无法与台积电CoWoS芯片在性能上做直接对比，因此两者在良率、成本和竞争力上的差距还需进一步观察。

匿名投资者：谷歌有与GUC接触吗？

专家：目前还没有。GUC和Alchip都是台积电投资的设计服务公司，属于台积电孵化的企业。台积电作为Foundry，需要有设计能力、尤其是后端设计服务能力的公司配合产线。初期阶段并不是所有客户都像博通、Marvell那样规模大，很多有潜力的小公司需要设计服务支持。有些小公司团队不完整，只有前端设计人员，没有后端布局和布线能力，因此会大量依赖设计服务公司。如果这些公司未来技术发展迅速，增长速度会很快。台积电会推荐GUC等合作伙伴为这些小客户提供后端设计服务，收取较低费用，帮助初创公司降低设计成本，同时为GUC赢得口碑。未来这些公司成长后，流片任务会持续交给GUC。比如Marvell，三十年前也是初创公司，如今已成为重要的设计公司。

匿名投资者：GUC的SerDes IP能力如何？

专家：GUC的SerDes能力并不高，很多IP是从第三方IP公司授权获得。设计服务公司的优势在于独立性，可以从不同IP公司购买IP，在量产时通过多种方式提供给客户。GUC主要是配合台积电，为一些预算有限的小客户提供设计服务。这些客户团队多为前端设计人员，后端设计则由GUC协助，费用较低，帮助初创公司成长，同时GUC也积累了口碑。