2026.10.12 | AC | Networking | AI Interconnect: UALink, 448G & CXL

摘要

本文核心要点包括：1，Alab光互联及电互联产品线进展2，448G全光互联方案应用落地时间估计3，Marvell UALink技术与Alab对比4，CXL的市场需求量测算

正文

以下为专家观点：

1，市场传闻Alab正在进行NPO相关的业务，其在该领域的产品布局、技术路线和目标市场是怎样的？

Alab的业务分为电互联与光互联两部分。电互联业务涵盖了Retimer、AEC及交换产品。Alab的目标是提供覆盖片间光互联和短距光互联（如机柜内及机柜间）的全栈解决方案，其能力与Marvell相似，但不涉及oDSP等领域。

NPO和CPO是Alab一直在探索的两种技术实现路径，可视为工程预研性质的产品线，但目前距离实际落地尚有距离。这些光互联方案需要与相应的电互联接口标准配合，Alab近两年主要押注的方向是UALink。其NPO及CPO方案可以理解为是为搭配UALink而设计的。

目前，UALink的光互联部分尚未完全标准化，Alab实现的是一种将UALink与光电衔接的私有闭环方案，旨在吸引潜在用户并进行长期布局。尽管公司参与其中，但当前还没有明确的落地项目。这些工作的更多目标是为下一代448G接口标准进行前期铺垫。

2，448G SerDes接口标准在光互联方案中的应用现状如何？Alab在该领域的布局重点是什么？

当前主流的scale-up互联协议，如UALink或基于以太网的方案，主要采用224G SerDes技术。在224G标准下，电互联主要用于机柜内超节点间或机柜间的连接，而跨机柜的连接则倾向于采用光互联，实现形式可以是NPO或CPO，但现阶段以NPO为主。

下一代448G通信标准同样可以应用于以太网交换和专用的总线型UALink交换场景，但目前标准尚未统一，各厂商多在进行私有化实现。448G SerDes标准本身存在较大分歧，例如在编码方案上有PAM4、PAM6等不同选择，还涉及NRZ等方案，因此仍属于下一代概念。未来新设计的ASIC或GPU将开始采用448G方案，而即将量产的这一代产品仍普遍采用224G接口。

Alab的战略重点正是在448G时代提供全光互联方案。因为在448G速率下，电信号的传输距离将受到极大限制，即便采用各种增强手段，传输距离也仅在15至50厘米之间。这意味着除了极短距离的片间通信有可能采用电互联外，机柜内及机柜间的互联几乎必须转向光互联。因此，为448G标准开发光互联方案是技术演进的必然路径，而在224G时代，这种必要性尚不突出。

3，预计448G全光互联方案可能有哪些公司或产品会率先应用？

至于供应商选择，目前尚未完全确定，但已呈现出一定的阵营倾向。Alab与亚马逊有长期合作关系，因此亚马逊在UALink路线上较为坚定。同时，由于UALink被认为是目前最有潜力达到NVLink 6性能水平的互联技术之一，其成熟度正在快速提升，因此受到了业界的广泛关注，尤其在中国市场。

目前来看，除了亚马逊已基本确认外，谷歌和微软也在积极评估UALink方案，其中微软采纳的可能性更大。谷歌近期正在调整其TPU方案，转向单柜超节点的设计，这涉及到IO标准的变更，因此仍在权衡UALink与类以太网等其他方案。Meta尚处在观望阶段，而英特尔和高通也在考虑采用UALink。随着潜在客户的增加，UALink的受重视程度逐年提高，这也是Alab积极准备相关方案的重要原因。

4，Marvell公司在UALink技术上的投入和实现路径是怎样的？

Marvell正在积极投入UALink技术，并采取了双重下注的策略。一方面，它与英伟达在NVLink Fusion上进行合作；另一方面，它也利用现有的以太网技术来支持UALink。UALink有两种实现方式：一种是全栈实现，即物理层、数据链路层及交换都采用专用的总线型交换方式；另一种是利用以太网交换机作为底层实现，上层运行UALink传输层协议，这正是目前AMD与博通合作采用的模式，例如AMD的Helios 72平台使用了UALink协议，但交换机是博通的产品。Marvell希望复刻后一种路径，利用其成熟的以太网交换技术来实现UALink，以此作为一个不同于全栈专用交换机方案的选项。相较以往，Marvell目前在此领域的投入更为积极。

5，在为谷歌和微软的下一代Scale-up解决方案竞标中，主要的竞争格局、各方方案以及目前的进展如何？

目前，Marvell确实在与谷歌和微软进行接洽，利用其“UALink over Ethernet”方案竞标这两家公司的下一代Scale-up解决方案。Marvell与这两家公司均有长期的合作关系，并且为其提供设计服务，这构成了一定的优势。Alab则采用全栈式的纯粹UALink方案参与竞争。当前竞标仍在进行中，尚未有最终结果。不过，根据已知信息，微软在前期技术演进，尤其是在448卡集群的铺垫方面，与Alab的合作似乎更为深入，因此微软可能更倾向于Alab的方案。但最终选择尚未确定，结果仍有变数。

6，Alab的全栈UALink方案与Marvell基于以太网的方案在产品性能和实现方式上有何具体差异？

两种方案在性能和实现上存在显著差异。Alab的专用UALink交换机方案具备性能优势，其起步便可支持256个或512个计算卡的单柜全互联，理论上限高达1,024卡，这远超当前英伟达方案的72卡或144卡。然而，该方案较为封闭，是一种专用的分布式交换体系，需要从ASIC芯片到交换机进行联合设计。相比之下，Marvell基于纯以太网的方案更容易落地实现，但性能稍逊。以博通Tomahawk 6的实现为例，其性能峰值出现在支持40卡时，之后随着卡数增加到64或72卡，性能会不升反降。AMD的Helios 72平台采用的便是类似方案，因此存在一定的性能损失。尽管博通的下一代Tomahawk 7以及Marvell的下一代交换机技术正致力于优化，但目标也仅是达到128卡的水平，因为以太网交换固有的开销和效率问题使其难以支持更高的基数。因此，客户需要在性能与部署难度之间做出权衡。

7，为何将UALink协议运行在以太网交换机上会导致性能损失？其背后的技术原理是什么？

性能损失源于两种技术体系的根本差异。UALink是一个全栈协议，不仅定义了传输层语义，还对底层的物理和数据链路层传输方式进行了精简优化。而以太网交换机则无法完全规避其固有的帧结构。这就好比用设计用来载客的大巴车去运送小件快递，虽然可行，但车内的座椅、行李架等结构并非为装货设计，造成了空间和效率的浪费。具体来说，以太网交换机在处理数据时，必须进行集中式的包解析，即每次都需要将以太网包拆开，解析后再重新封装发送。这个过程对于原生的UALink协议而言是冗余的无效操作，消耗了相当一部分性能。更重要的是，随着超级节点（即计算卡）数量的增加，这种集中式包交换的效率会下降。相比之下，UALink要求的是分布式交换，除了中央交换机，每个ASIC旁的I/O Die也能承担类似转发的功能，可以直接将数据传递给邻近节点，交换效率更高。因此，以太网方案的传输和交换效率较低，限制了其有效支持的总卡数上限。当卡数达到某个阈值后，性能会开始明显下降，再增加则会骤降。例如，AMD的Helios 72平台在40卡左右达到性能峰值，之后便开始下滑。

8，近期国内超算节点订单是否突然增加，且单柜价值量显著提升？

是的，近期不仅是国内，北美市场也已全面转向超节点方案。2026年行业已形成共识，即超节点方案是必由之路。过去一些非超节点的方案，如环形链接等，都正在进行改造。例如，谷歌的TPU V8和V9项目最近都已暂停，减缓出货，以转向超节点结构进行改造，预计将在2027年上半年推出新方案。国内市场同样如此，以往主流的八卡机直接进行Scale-out的模式，现在也纷纷转向超节点方案。国内主要有两条技术路径：一是采用以太网交换机，类似AMD的UALink over Ethernet方案，通过运行各家自定义的内存语义协议；二是采用PCIe交换。然而，采用以太网交换机的路径面临博通交换机渠道垄断的问题，导致交期长、价格上涨，因此市场开始转向使用盛科、中兴等国产交换机。

9，北美市场是否也受到博通以太网交换机供应问题的影响？

北美市场对用于Scale-up的以太网交换机的依赖程度相对较低。首先，英伟达不依赖该技术。其次，亚马逊采用了PCIe交换方案，其Trainium 3和下一代Trainium 4均使用PCIe交换，其中Trainium 4的PCIe交换主要用于CPU与网络存储的纵向扩展，而非Scale-up，这使其避开了对博通的依赖。谷歌TPU采用的是一种源于CPU超算的复杂环面立方体嵌套结构，通过光学配线器实现线路切换，而非交换，因此对以太网交换机的需求也不明显。其他数据中心规模化部署的ASIC项目较少，Meta和微软的前两代产品不太成功，下一代产品预计要到2028年才能进入数据中心。苹果虽然在自研芯片，但可能采用NVLink Fusion技术。

10，谷歌为何要暂停其原有的Torus网络结构，转而改造其连接方式？

谷歌暂停并改造其Torus网络结构，主要是因为该架构严重限制了其大模型预训练的能力。其传统的3D Torus方案理论最大跳数高达24跳，这在CPU时代不成问题，因为CPU间的以太网通信本身就是有损且延迟不等。但对于需要数千个GPU同步更新数据的AI训练场景，高跳数导致了严重的性能瓶颈。后来改进的6D Torus方案虽然将理论最大跳数降至12跳，实际应用中限制在6到7跳，但传输延迟不等的问题依然存在。在进行All-reduce等集合通信操作时，跳数直接决定了集群规模的上限。因此，在谷歌拥有八九千卡规模的集群中，有效算力仅为一半左右，造成了巨大的资源浪费。这种架构限制了集群的有效内存容量，进而制约了模型参数量的上限，导致其Gemini模型的参数量被卡在1.5T左右，难以训练出更先进的下一代模型。即便TPU V8推出后仍沿用此结构，也未能有效解决预训练问题。因此，谷歌在2026年6月已转向使用GPU来训练Gemini，预计最快将在10月或11月发布Gemini 4。同时，其重要推理客户Anthropic也对现有TPU架构提出挑战，因为其计算任务中超过50%（接近60%）是后训练需求，现有架构无法满足。

11，Anthropic对后训练有何具体需求？这些需求如何影响其与谷歌TPU V8的合作以及谷歌未来的技术路线选择？

Anthropic此前主要使用GPU进行后训练，但成本高昂，因为GPU资源正被优先用于训练下一代基础模型，导致供应紧张。因此，Anthropic希望转向ASIC来完成后训练任务，并认为亚马逊的Trainium 3能很好地承载此类工作负载。目前，Anthropic认为谷歌TPU V8的后训练效能非常差，因此要求谷歌修正其集群结构，转向“超节点”（super node）架构。

面对这一要求，谷歌正在评估两个技术选项：一是采用以太网交换方案，二是采用类似UALink的专用交换技术。由于谷歌看到UALink可能即将成功，目前处于犹豫状态，倾向于等待。如果UALink的方案不成功或等待时间过长，谷歌可能会选择ICI协议Over Ethernet的方案，即使用以太网交换机（目前正在评估博通和Marvell的产品）来运行其纵向扩展互联协议。由于Anthropic坚持要求谷歌提供超节点架构，否则将不执行后续订单，谷歌近期已暂停了TPU V8的出货。

12，OCS技术未来的需求趋势如何？谷歌为何会从基于MEMS的OCS方案转向硅光方案？

OCS目前主要由谷歌使用。其最初选择基于MEMS的OCS技术路线，是因为该技术成熟、易于落地，并且能满足其非超节点架构（Torus结构）对高互联通道数的需求。然而，随着架构向柜内超节点演进，柜间互联的需求发生了根本性变化。新的超节点方案对柜间互联的要求是极低的延迟（达到纳秒级）和较少的通道数（如16或32路即可），而MEMS方案存在延迟大（毫秒级）和通道数过多的问题，这与新需求完全相悖。因此，谷歌正转向硅光OCS方案。尽管硅光方案存在插损等问题，但在柜间短距离（如连接8或16个机柜）进行二层光学互联时，插损问题尚在可容忍范围内。

13，英伟达在柜间互联方面是否也采用了类似的技术方案？

是的，英伟达在其NVLink系统上也采用了几乎相同的柜间互联方案。具体而言，在未来的NVL系统之上，也将部署一层基于硅光的OCS，并配合NPO使用。例如，在八个NVL72、NVL144或NVL576机柜之间，通过硅光OCS进行互联。由于更多的交换功能在柜内完成，柜间通信链路可以实现局部收敛，因此对集成密度的要求不如柜内高，NPO成为比CPO更合适的选择。

14，在“OCS+NPO”的柜间互联方案中，NPO扮演什么角色？为什么选择NPO而非CPO？

OCS作为光路交换设备，只能处理光信号。因此，在机柜与机柜之间必须采用光路进行连接。NPO是实现这种光连接的一种技术选项。相较于CPO等其他方案，NPO在方案成熟度、供应链可行性以及功耗方面取得了较好的平衡。CPO方案过于依赖先进的半导体制程和后道封装能力，目前除台积电和英特尔外，具备相关能力的企业不多，且成本高昂，特别是台积电的方案因reticle size限制导致良率不高。英特尔的方案也尚未完全成熟。因此，NPO是当前最合适的选择。

15，柜内互联采用电连接方案的原因是什么？与全光方案相比有何权衡？

柜内互联普遍采用电连接，与英伟达NVL72的柜内方案类似。目前行业主流的224G传输标准下，使用AEC电缆在柜内可以实现2至3米的传输距离，足以满足布线需求，不存在距离瓶颈。虽然在柜内强行使用NPO等全光方案在技术上可行，其主要目的是为了进一步提高柜内容量和超节点规模，例如构建数千卡的超节点。然而，北美主流厂商采用3nm或2nm的大尺寸芯片，其单卡算力密度远高于其他厂商（如华为）的方案，因此没有迫切需求通过成本高昂的柜内全光互联来聚合算力。

16，展望2027年，国内市场的订单量预计会有怎样的增长？驱动增长的主要因素是什么，同时又存在哪些潜在变化或风险？

预计2027年国内订单量将有显著增长。目前已签订的一些长期意向订单显示，个别头部AI芯片公司的芯片采购量已达到万颗级别。这主要得益于2027年华力等代工厂的产能补充，将有效提升这些AI芯片公司的出货能力。综合来看，2027年国内市场的总订单量相比2026年至少会翻一倍以上。

然而，市场也存在结构性变化。各家公司同时在布局以太网交换方案，尤其是在构建超节点大集群时，更倾向于采用以太网。因此，当前国内市场对以太网交换方案的需求实际上强于PCIe。2026年以PCIe为主的需求，更多是构建八卡机的阶段性需求。到2027年，随着市场主流机型转向32卡甚至64卡，对用于算力扩展（Scale-up）的PCIe交换需求可能会有所缓解，我们认为这一特定需求可能在2027年达到顶峰。到2028年以后，国内市场预计将全面转向以太网交换方案，部分客户甚至在等待UALink方案的推出。

尽管如此，市场对P系列低通道PCIe交换芯片的需求预计将持续保持强劲，因为在DPU、存储池化等应用场景中，PCIe交换仍然是核心技术。因此，144-lane的P系列产品仍将持续热销。

17，目前国内PCIe Retimer市场的格局、代际转换情况以及价格差异是怎样的？

2026年国内市场仍以PCIe Gen 5 Retimer为主，约占需求的90%，Gen 6的占比约为10%。预计到2027年，Gen 6 Retimer的需求将迅速增长，与Gen 5基本持平，各占一半。在价格方面，Gen 6 Retimer每lane比Gen 5贵约1.5美元。

Retimer和Switch的采购关联度不高，客户购买Switch主要为了交换功能，可能会选择其他品牌的Retimer。目前国内Retimer的需求呈现碎片化特征，同时面临本土厂商（如澜起科技）的竞争，这些厂商已经开始获得部分订单。预计未来两年，Retimer业务在中国市场的份额可能会因国产化替代而逐渐下滑。因此，公司将逐步将重心转向以北美用户为主要目标的Gen 7 Retimer产品。该产品线毛利不高，未来的营收增长将更多依赖于高价值产品，如Module和交换机。

18，亚马逊和OpenAI未来的订单规划以及对芯片的需求配比是怎样的？

亚马逊目前正在全力执行其Anthropic 5GW的订单。此外，OpenAI也下达了一个1.25GW的订单，但由于台积电产能限制，该订单将在2026年少量交付，主要交付期在2027年。因此，2026年的增长几乎完全由亚马逊驱动。在芯片配比方面，以亚马逊主推的72卡Ultra机型为例，Trainium 3芯片与交换芯片的配比约为3.5:1，大致可以按每3颗Trainium 3芯片配置1颗交换芯片估算，即一台72卡服务器需要24颗交换芯片。预计到2027年，亚马逊在台积电的月产能将翻倍，这将进一步加速其装机速度和公司的出货量。

19，目前向亚马逊供应的交换芯片是哪个代际的产品？其定价策略以及下一代产品的价格情况如何？

当前供应给亚马逊用于Trainium 3平台的是Gen 6交换芯片。未来用于Trainium 4平台的将是Gen 7交换芯片。现有产品的定价保持稳定，未发生变化。对于下一代产品，由于没有竞争对手，Gen 7交换芯片的定价较高，而UA LINK交换机更为昂贵。

2027年PCIe Retimer业务的一个重要增量将来自CPU用量的提升。随着CPU用量的增加，其连接PCIe Switch以及DPU等设备的链路对PCIe Retimer的需求也在快速增长。预计在亚马逊和英伟达的需求之外，由CPU驱动的需求将为PCIe Gen 6 Retimer产品线带来至少30%的销售额增长。

20，如何测算CXL的市场需求量，例如在单个机柜中的具体用量？

CXL内存池化这一概念在今年（2026年）虽有多种方案尝试，但实际落地进展缓慢，预计要到2027年下半年至2028年才能真正实现规模化部署。目前，Alabs的交换机本身已具备支持CXL池化的全栈能力，但由于其协议完整，成本相对较高。理论上，专用的CXL池化可以采用简化的PCIe协议以降低成本，但Alabs大概率不会为此专门重新流片一款芯片。因此，从现在到2027年七八月份，预计不会出现由CXL池化需求驱动的显著业务增长。

具体到项目层面，Marvell与谷歌的CXL交换机合作项目进展不顺。因此，Marvell可能需要到明年（2027年）进行一次重新流片才能满足谷歌的要求。谷歌的LPU项目本身落地进度也较慢，样片预计要到2027年接近后半段才能提供。

21，内存池化技术目前讨论热度很高，但实际落地进度缓慢的原因是什么？

落地缓慢的主要原因在于技术路线的选择和成本考量。2026年上半年，行业曾热衷于讨论使用DDR进行池化，因其性能优越。谷歌的方案即采用DDR池化，旨在直接替代ASIC芯片的HBM主存储器，从而实现对内存的直接访问。然而，其他多数厂商并未跟进此路线，主要因为DRAM价格持续上涨且产能锁定困难。

因此，市场主流逐渐转向以NAND为主的池化方案。虽然NAND方案延迟高于DRAM，但成本优势明显。目前，各方都在观察NAND的价格走势，等待其价格上涨速度趋于平缓时，才会有明确的资本支出意愿。这种基于NAND的池化方案并非传统的SSD，而是一种将NAND模组直接焊接在电路板上，通过专用的CXL memory controller进行管理的形态。这种设计相比SSD，软件开销更小，延迟更低，性能更好，并且能够聚合更大的容量。

22，HBF方案的前景如何？它与CXL内存池化在定位上有何不同？

HBF方案的前景并不乐观。其主要问题在于成本高昂，且读写延迟不匹配，使用寿命也存在问题。从成本和容量角度看，采用CXL内存池化是更优的选择。虽然HBF的带宽更高，但CXL池化在容量上基本能超越它。

带宽在当前的池化应用场景中并非核心瓶颈。CXL池化的主要目标是追求大容量和延迟的确定性，而非极致的带宽。例如，HBF的高带宽特性使其更像是对KV Cache的一种备份和池化，作为对HBM的补充。而CXL内存池化则主要定位于CPU的DDR和GPU的HBM之间，填补这一层级的存储能力空白，核心用途是权重（模型参数）的池化。

23，CXL内存池化技术为何能降低延迟，带宽较低是否会成为瓶颈？

CXL内存池化主要应用于大模型推理阶段的FFN计算。当前北美市场正走向超大规模的稠密模型，即使是MoE模型，其总参数量也十分庞大。池化的目的就是将FFN计算所需的庞大参数存放在一个池中，通过一条延迟确定的链路，持续更新到ASIC的片上缓存。

这个更新过程由预先编译和规划好的计算图决定，对数据传输的延迟有极高要求。延迟必须是确定的，例如固定在80纳秒或120纳秒，这样计算图才能精确排布。CXL池化通过直连或单层交换机连接，链路层级短，能够提供非常确定的延迟，这是其核心优势。

带宽在此场景下并非关键因素。因为每次传输的数据量相对较小，例如一个“专家”模型的参数大约在几十GB，传输仅需很短时间，所以现有带宽足以应对，不会形成瓶颈。相比之下，传统的权重存取方式存在问题：若存放在HBM中，容量不足且成本高昂；若存放在由CPU管控的DDR中，虽然容量大，但延迟高且不确定。CPU的缓存行为和调度干扰会导致访存延迟在120纳秒到200纳秒之间波动，使得计算图只能动态执行，从而降低推理性能。CXL池化则通过本地链路直接访问，完全绕开了CPU和网卡，避免了这些长延迟路径，预计到2027年下半年会快速普及。

24，在典型的AI模型中，权重和KV Cache各自需要多大的存储容量？

权重所需的存储容量非常大，通常达到TB级别。相比之下，KV Cache主要存储上下文信息，其容量需求相对较小。尽管近期对长上下文的需求增加，但许多新技术已经有效缓解了容量压力，百万级别的上下文长度已成为一个较好的长期平衡点。因此，KV Cache对容量的绝对要求不高，但对存取带宽要求极高，因为它需要频繁地进行读写更新。

在英伟达GPU的存储体系中，HBM内大约60%至65%的容量被用于KV Cache，约20%多用于存放权重，其余为其他开销。随着模型参数规模持续增大，HBM有限的容量已难以满足权重的存储需求，且成本昂贵。因此，将权重卸载到CXL池化中成为趋势。CXL池化主要满足读操作，将参数读入芯片内部即可，而KV Cache则涉及大量写回操作，对带宽的消耗远高于权重。

25，CXL池化未来的带宽演进趋势是怎样的？

CXL池化对带宽的要求并非首要因素，其核心诉求是近乎无限的容量、极低的成本以及确定的延迟。尽管如此，其带宽也在持续演进。预计到明年（2027年），市场将普遍采用PCIe Gen6标准的池化方案；到后年（2028年），则会过渡到PCIe Gen7标准。这种演进足以满足其非连续、小块数据搬运的访存行为模式。